[集成电路原理与设计]重点内容总结

集成电路原理与设计重点内容总结

第一章 绪论

摩尔定律：(P4)

集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。

集成度提高原因：

增大1.5倍；三是器件和电路结构的不断改进。

等比例缩小定律：(种类 优缺点)(P7-8)

1.恒定电场等比例缩小规律（简称CE定律）

a.器件的所有尺寸都等比例缩小K倍，电源电压也要缩小K倍，衬底掺杂浓度增大K倍，保证器件内部的电场不变。

22b.集成度提高K倍，速度提高K倍，功耗降低K倍。

c.改变电源电压标准，使用不方便。阈值电压降低，增加了泄漏功耗。

2.恒定电压等比例缩小规律（简称CV定律）

a.保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K倍，衬底掺杂浓度增加2K倍。

22b.集成度提高K倍，速度提高K倍。

c.功耗增大K倍。内部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。

3.准恒定电场等比例缩小规则(QCE)

器件尺寸将缩小K倍，衬底掺杂浓度增加λK（1

VCC 1 0 6 Q1 2 3 0 MQ

RC 1 2 680 RB 2 3 20K 4RL 5 0 1K iC1 4 3 10U CC2 2 5 10U 10OVI 4 0 AC 1 -.MODEL MQ NPN IS=1E-14

+BF=80 RB=50 VAF=100

.OP

.END

其中.MODEL为模型语句，用来定义BJT晶体管Q1的类型和参数。

A BJT AMP

电路分析类型

.OP 直流工作点分析 .TRAN 瞬态分析

.DC 直流扫描分析 .FOUR 傅里叶分析 .TF 传输函数计算 .MC 蒙特卡罗分析 .SENS 灵敏度分析 .STEP 参数扫描分析 .AC 交流小信号分析 .WCASE 最坏情况分析 .NOISE 噪声分析 .TEMP 温度设置

第二章 集成电路制作工艺

集成电路加工过程中的薄膜：(P15)

热氧化膜、电介质层、外延层、多晶硅、金属薄膜。

光刻胶中正胶和负胶的区别:(P16)

负胶：曝光的光刻胶发生聚合反应，变得坚固，不易去掉。

正胶：在曝光时被光照的光刻胶发生分解反应，在显影时很容易被去掉，而没有被曝光的光刻胶显影后仍然保留。

因此对同样的掩膜版，用负胶和正胶在硅片上得到是图形刚好相反。

N阱和P阱CMOS结构制作过程：(P21-25)

N阱：1、衬底硅片的选择

MOS集成电路都选择晶向的硅片，因为这种硅界面态密度低，缺陷少，迁移率高，有利于提高器件性能。

2、制作n阱

首先，对原始硅片进行热氧化，形成初始氧化层作为阱区注入的掩蔽层。然后，根据n阱的版图进行光刻和刻蚀，在氧化层上开出n阱区窗口。通过注磷在窗口下形成n阱，注入后要进行高温退火，又叫阱区推进，一方面使杂质激活，另一方面使注入杂质达到一定的深度分布。

3、场区氧化

首先，在硅片上用热生长方法形成一薄层SiO2作为缓冲层，它的作用是减少硅和氮化硅之间的应力。然后淀积氮化硅，它的作用是作为场区氧化的掩蔽膜，一方面因为氧或水汽通过氮化硅层的扩散速度极慢，这就有效地阻止了氧到达硅表面；另一方面氮化硅本身的氧化速度极慢，只相当于硅氧化速度的1/25。通过光刻和刻蚀去掉场区的氮化硅和缓冲的二氧化硅。接下来进行热氧化，由于有源区有氮化硅保护，不会被氧化，只在场区通过氧和硅起反应生成二氧化硅。

4、制作硅栅

目前MOS晶体管大多采用高掺杂的多晶硅作为栅电极，简称硅栅。硅栅工艺实现了栅和源、漏区自对准，减少了栅-源和栅-漏的覆盖长度，从而减小了寄生电容。硅

栅工艺也叫自对准工艺。

5、形成源、漏区

6、形成金属互连线

P阱：

鸟嘴效应：(P23)

在场区氧化过程中，氧也会通过氮化硅边缘向有源区侵蚀，在有源区边缘形成氧化层，伸进有源区的这部分氧化层被形象地称为鸟嘴，它使实际的有源区面积比版图设计的面积缩小。

闩锁效应：(P27)

闩锁效应是CMOS集成电路存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁。在CMOS晶片中，在电源和地线之间由于寄生的PNP和NPN双极型BJT相互影响而产生的低阻抗通路，它的存在会使电源和地之间产生大电流，从而破坏芯片或者引起系统错误。

如图所示，如果外界噪声或其他干扰使Vout高于VDD或低于0，则引起寄生双极型晶体管Q3或Q4导通，而Q3或Q4导通又为Q1和Q2提供了基极电流，并通过RW或RS使Q1或Q2的发射结正偏，导致Q1或Q2导通。由于Q1和Q2交叉耦合形成正反馈回路，一旦其中有一个晶体管导通，电流将在Q1和Q2之间循环放大。若Q1和Q2的电流增益乘积大于1，将使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压（Von+VCES），这就是闩锁效应。

一旦发生闩锁效应可能造成电路永久性破坏，可以采取以下主要措施防止闩锁效应：

(1)减小阱区和衬底的寄生电阻RW和RS，这样可以减小寄生双极晶体管发射结的正向偏压，防止Q1和Q2导通。在版图设计中合理安排n阱接VDD和p型衬底接地的引线孔，减小寄生双极晶体管基极到阱或衬底引出端的距离。(2)降低寄生双极晶体管的增益。(3)使衬底加反向偏压。(4)加保护环，保护环起到削弱寄生NPN晶体管和寄生PNP晶体管之间的耦合作用。(5)用外延衬底。(6)采用SOICMOS技术是消除闩锁效应的最有效途径。

第四章 数字集成电路的基本单元电路

CMOS反向器：

构成： CMOS反相器的电路构成，是由一个增强型n沟MOS管作为输入管和由一个增

强型p沟MOS管作为负载管，且两栅极短接作为输入端，两漏极短接作为输

出端，N管源极接地，P管源极接电源电压VDD，这就构成了两管功能上的互补。

工作原理： 如图所示的CMOS反相器电路结构示意图

分析其工作过程如下：

Vi=“0”时：VGSn=0，VGSp=-VDD⇒

p管导通，n管截止⇒VO=“1”=VDD

Vi=“1”时：VGSn=Vi，VGSp=0⇒

n管导通，p管截止⇒VO=“0”（=0V）

即：VOH-VOL=VDD⇒最大逻辑摆幅，

且输出摆幅与p、n管W/L无关（无比电路）。 直流电压传输特性：

瞬态特性： 传输延迟时间、负载电容、最高频率。

直流噪声容限： 允许的输入电平变化范围。

开门电平： 电路允许的输入高电平的下限

关门电平： 电路允许的输入低电平的上限

上升时间： 输出从0.1VDD上升到0.9VDD所需要的时间

下降时间： 输出从0.9VDD下降到0.1VDD所需要的时间

输出从高向低转换的传输延迟时间：

从输入信号上升边的50%到输出信号下降边的50%所经过的延迟时间。tpHL

输出从低向高转换的传输延迟时间：

从输入信号下降边的50%到输出信号上升边的50%所经过的延迟时间。tpLH

电路的平均传输延迟时间tp=tpHL+tpLH2CMOS反相器的设计：（P230-231）

设计一个CMOS反相器，要求驱动1pF负载电容时上升时间和下降时间不超过0.5ns。采用0.6um工艺，VDD=5V，VTN=0.8V，VTP=-0.9V，

''KN=unCOX=120⨯10-6A/V2,KP=uPCOX=60⨯10-6A/V2。

tr=τP[αP-0.11.9-2αP 1+ln()](1-αP)22(1-αP)0.1

α-0.11.9-2αN1tf=τN[N+ln()] 2(1-αN)2(1-αN)0.1

1.9-2αP得 1代入tr=τP[αP-0.1+ln()](1-αP)22(1-αP)0.1解： 由α=-VTP=0.18PVDD

tr=1.78τP

因为tr=0.5ns，所以τP=0.28ns 又根据τP=CL,KPVDDCL=1pF，由于外部负载电容很大可以忽略输出节点pn结电容，

得到KP=7.14⨯10-4A/V2

2KP2⨯7.14⨯10-4W()P='==23.8 LKP60⨯10-6

同理可得，

2KN2⨯6.9⨯10-4W()N='==11.5 LKN120⨯10-6

取LN=LP=0.6um，则得

WN=6.9um

WP=14.28um

CMOS与NMOS反相器性能比较：(P236-237)

如果把CMOS反相器中的PMOS管作为负载元件，则CMOS反相器和几种NMOS反相器的性能差别主要是负载元件的性能差别引起的。

从直流特性看，由于NMOS反相器中的负载元件是常导通的，因此输出低电平决定于电路的分压比，是有比反相器，达不到最大逻辑摆幅，而且有较大的静态功耗。CMOS反相器中的PMOS管是作为开关器件，在输出高电平时只有PMOS导通，在输出低电平时只有NMOS导通，因此是无比电路，可以获得最大的逻辑摆幅，而且不存在直流导通电流，有利于减小静态功耗。

从瞬态特性看，由于NMOS反相器是有比反相器，为了保证低电平合格，要求参数Kr>l，从而使负载元件提供的充电电流很小，造成电路的上升时间远大于下降时间，成为限制速度的主要因素。CMOS反相器可以采用对称设计，负载特性和驱动管特性是对称的，使tr=tf，从而有利于提高速度。

NMOS反相器转变区增益有限，噪声容限小。CMOS反相器可以采用对称设计，从而可以获得最大的直流噪声容限。

CMOS电路相对NMOS电路有很多优点，特别是CMOS电路低功耗的优点对提高集成密度非常有利。CMOS电路的静态功耗非常小，只有泄漏电流引起的静态功耗，因而极大减小的芯片的维持功耗，更加符合发展便携式设备的需求。另外，CMOS电路有全电源电压的逻辑摆幅，可以在低电压下工作，因而更适合于深亚微米技术发展的要求。

设计一个CMOS或非门:(P243-244)

设计一个两输入或非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns，已

知，CL=1pF，VDD=5V，VTN=0.8V，VTP=-0.9V，采用0.6um工艺，有KN=120×10−6A/V2，KP=60×10−6A/V2。

根据等效反相器分析，或非门上升时间

CLα-0.11.9-2αP1tr=[P+ln()]KPeffVDD(1-αP)22(1-αP)0.1

根据tr=0.5ns，CL=1pF，VDD=5V，αP=−VTP/VDD=0.18，可得到

KPeff=7.14×10−4A/V2

或非门的下降时间

α-0.11.9-2αNCL1tf=[N+ln()]2KPeffVDD(1-αN)2(1-αN)0.1

根据tf=0.5ns，CL=1pF，VDD=5V，αN′′ =VTN/VDD=0.16，可得到

KNeff=6.90×10−4A/V2

由于或非门中2个PMOS管串联对负载电容充电，因此要求

KP1=KP2=2KPeff=14.28×10−4A/V2

考虑最坏情况下只有一个NMOS管导通对负载电容放电，要满足下降时间要求，则有

KN1=KN2=KNeff=6.90×10−4A/V2

取 LN=LP=0.6μm

则有 WP1=WP2=28.56μm

WN1=WN2=6.9μm

如果是设计一个两输入与非门，则在同样性能要求和同样参数下，得到WP1=WP2=14.28μm， WN1=WN2=6.9μm。可以看出，在同样速度情况下，采用与非门可以比或非门节省面积。

画出用静态CMOS两输入或非门的晶体管级电路图和版图

:

VDD

铝线GND多晶硅有源区 n阱

复杂逻辑门的口诀：(P245)

NMOS下拉网络：NMOS管串联实现与操作，并联实现或操作。（串与并或） PMOS上拉网络：PMOS管串联实现或操作，并联实现与操作。（串或并与） 但最终实现是带非的逻辑功能。

请画出用静态CMOS实现函数Y=A(B+C)+DE的晶体管级电路图:(P246)

BYDE

简述类NMOS电路的优缺点：(P251)

优点：n输入逻辑门需要(n+1)个MOS管，在实现复杂逻辑门时有利于减小面积。

缺点：是有比电路达不到最大逻辑摆幅，有较大的静态功耗，由于要求Kr>1,类NMOS电路上升时间长（类PMOS电路下降时间长）。

应用：可以用于对面积要求严格而性能要求不高的情况。

CMOS传输门及特点：(P253-254)

CMOS传输门：MOS晶体管的源、漏区是完全对称的结构，因此MOS晶体管的源、漏极可以互换。这种双向导通特性给它的应用带来极大的灵活性。对于源、漏极不固定，可以双向传送信号的MOS晶体管叫做传输管（pass transistor）或传输门（Transmission Gate，简称TG）。

特点：CMOS传输门更接近理想开关，断开时有很大的截止态电阻，导通后有较小的导通电阻。传输电平无阈值损失。传输门为CMOS逻辑设计增加了灵活性，可以简化逻辑电路，极大减少所需的晶体管数目，有利于提高速度和集成度。

NMOS传输管在传输低电平时可达到0，而传输高电平时最高只能达到VDD-VTN ，也就是说NMOS传输高电平有阈值损失。PMOS传输管可以无损失地传输高电平，但传输低电平时会有阈值损失，只能达到-VTP。

解释预充-求值动态CMOS与非门的工作原理:

工作原理：当ϕ

=0时电路处于预充阶段，MP导通对输出节点电容充电，由于MN截止，

下拉通路断开，使输出电平Vout达到高电平VDD。当ϕ=1时，MP截止上拉通路断开，由于MN导通，使下拉通路可以根据输入信号求值。若A=B=1则形成下拉的导通通路，使输出下降到低电平；否则M1和M2中至少有一个管子截止，输出保持高电平。由以上分析看出，这个电路在ϕ=1时实现了AB

的功能。

多米诺CMOS电路的工作原理：(P269-270)

多米诺CMOS电路由一级预充-求值的动态逻辑门加一级静态CMOS反相器构成。由于经过反相器输出，提高了输出驱动能力，另外也解决了富NMOS与富NMOS动态电路（或富PMOS）不能直接级联的问题。增加一级反相器，使多米诺电路实现的是不带“非”的逻辑。

φ=0是预充阶段，使V1为高电平，经过反相器后，输出为低电平。当φ=1时，若A=B=1，则M1,M2和MN1构成的下拉通路导通，使V1放电到低电平，反相后输出为高电平。若两个输入信号不全是高电平，则M1和M2中至少有一个截止，下拉通路不能导通，因此V1保持预充的高电平，输出则保持为低电平。

动态电路的优缺点：(P264-265)

CMOS逻辑电路的功耗：(P277) 分类：动态功耗、开关过程中的短路功耗和静态功耗。

动态功耗是电路在开关过程中对输出节点的负载电容充、放电所消耗的功耗，因此也叫开关功耗。

在输入信号上升或下降过程中，在VTN

对于常规CMOS逻辑电路，在稳态时不存在直流导通电流，理想情况下静态功耗是零。但是由于各种泄漏电流的存在，使得实际CMOS电路的静态功耗不为零。

动态功耗：减小动态功耗的最有效措施是降低电源电压，因为它使动态功耗平方率下降。

但是对于一定的工艺水平，MOS管的阈值电压有确定的值。若阈值电压保持

不变，降低电源电压将使MOS管导通电流下降，从而影响电路性能。

减小负载电容是降低动态功耗的重要途径。改进电路结构，减少所需MOS管

数目，可以减小总的负载电容。因此对电源电压的选择有一个综合考虑。从

提高速度考虑，希望采用高的电压。优化的布局布线可以缩短连线路径减小

连线的寄生电容。合理的晶体管的版图结构可以减小器件的寄生电容。电路

的动态功耗还与电路节点的开关活动因子有关，因为只有当输出节点出现从

0到1的逻辑转换时才从电源吸取能量。体系结构的优化设计对降低动态功

耗同样有重要作用。采用并行结构和流水线结构可以在较低电源电压或较低

的时钟频率下达到同样的电路性能，从而有效降低功耗。

短路功耗：开关过程中的短路功耗与输入信号的上升、下降时间密切相关，而且与输出

波形的上升边和下降边也有关系。输出波形的上升、下降边远大于输入波形

可以基本消除短路功耗，但会影响电路速度。短路功耗还与电源电压和器件

的阈值电压有关。如果电源电压小于VTN－VTP，可以使短路功耗基本消除，但

电路不能满足性能要求。从降低短路功耗考虑，可以增大器件的阈值电压。

静态功耗：静态功耗主要是由各种泄漏电流引起，其中MOS管的亚阈值电流有很大影响。

减小亚阈值电流是降低功耗的一个重要设计考虑。

采用可开关的源极电阻能

减小亚阈值电流。采用多阈值和动态阈值技术也是减小静态功耗的有效措施。

动态功耗的公式：Pd=∑facVViii

i=1NDD 13短路功耗的公式：Psc=ImeanVDD=fK(VDD-2VT)τ6

静态功耗的公式:Ps=IleakVDD=(Ij+IST)

第五章 数字集成电路的基本模块

请画出用传输门和CMOS反相器构成的D锁存器和D触发器的原理图，并说明D锁存器工作原理:（P344-345）

DQ

工作原理：如图所示，当ck=1时传输门1导通，传输门2断开，输入数据D经两级反相器输出；当ck=0时，传输门1断开，外部信号不起作用，传输门2导通，使两个反相器输入、输出交叉耦合，构成一个双稳态电路保持原来的数据。

锁存器的输出直接跟随输入信号变化，因此即使一个窄脉冲或者假信号，只要脉宽大于电路的延迟时间，都会引起输出状态变化。而触发器的输出状态在一个时钟周期内只能变化一次，它的输出状态决定于有效时钟边沿处的输入状态。因此这种主从结构的电路也叫边沿触发器。 第六章 CMOS集成电路的I/O设计

CMOS集成电路中输入缓冲器的作用是什么？ESD保护电路的类型及作用是什么？

输入缓冲器有两方面作用：一是作为电平转换的接口电路；另一个是改善输入信号的驱动能力。

ESD保护电路主要有输入端ESD保护，输出端ESD保护和电源的ESD保护。

静电释放ESD(Electro Static Discharge)保护电路的作用主要是两方面：一是提供ESD电流的释放通路；二是电压钳位，防止过大的电压加到MOS器件上。

阐述一般电路的输入或输出端的4种

ESD应力模式:

某一个输入或输出端对地的正脉冲电压（PS）或负脉冲电压（NS）；

某一个输入或输出端相对VDD端的正脉冲电压（PD）或负脉冲电压（ND）。

画出二极管输入ESD保护电路，说明其工作原理:

工作原理：对CMOS集成电路连接到压点的输入端常采用双二极管保护电路。二极管D1

＋－是和PMOS源、漏区同时形成，是pn结构，二极管D2是和NMOS源、漏区同时形成的，是

＋－np结构。当压点相对地出现负脉冲应力，则二极管D2导通，导通的二极管和电阻形成了ESD电流的泄放通路。当压点相对地出现正脉冲应力，使二极管D2击穿，只要二极管D2击穿电压低于栅氧化层的击穿电压，就可以起到保护作用。

三态输出的三种输出状态,画出常用的CMOS三态输出电路:

三种输出状态：输出高电平状态，输出低电平状态，高阻态。

第七章 MOS存储器

MOS存储器:

分类：

(挥发性)随机存取存储器(RAM)：DRAM和SRAM；

2 不挥发性只读存储器(ROM)：Mask ROM、PROM、EPROM、EPROM、Flash；

不挥发随机存取存储器：FeRAM、MRAM；

构成：

存储单元阵列、译码器、输入输出缓冲器、时钟和控制电路

SRAM和DRAM的优缺点和应用：(P377)

DRAM：(Dynamic Random Access Memory)

DRAM可以使用单管单元结构实现。DRAM单元具有结构简单、面积小、有利于提高集成度。但也存在缺陷，一是存储信息不能长期保持，会由于泄漏电流而丢失，二是单元读出信号微弱，而且读出后单元原来存储的信号也被改变，也就是破坏性读出。需要定时刷新，而且要使用灵敏/再生放大器。由于DRAM集成度高、功耗低，适合于计算机的内存。 SRAM：

(Static Random Access Memory)

SRAM采用静态存储方式，靠双稳态电路存储信息，信息存储可靠，只要不断电存储信息可以长期保持。SRAM单元电路复杂，占用面积大，因此集成度不如DRAM。由于SRAM工作速度快，常用来做高速缓冲存储器(cache)。

请说明CMOS 6管单元SRAM的工作原理。

画出DRAM的单管单元电路图，请说明该电路是如何工作的。（P383-384）

第八章 集成电路的设计方法和版图设计

集成电路设计：

设计方法：top-down(自顶向下) and bottom-up（自底向上）

设计流程图：

集成电路的设计方法：P407根据IC开发过程所需掩膜版数目的不同，IC的设计方法可分为三种：基于可编程逻辑器件（Programmable Logic Device,简称PLD）的设计方法、半定制设计方法、定制设计方法。

电路单元：标准单元、宏单元、IP

其中IP核的分类：

软核：HDL语言建立的数字模型。

固核：用HDL语言建立的模型和综合后生成的网表。

硬核：模型具有版图级。

ASIC：Application Specific Integrated Circuits专用集成电路；

电源设计：P422

版图的检查包括哪些内容：

版图检查：版图检查的目的是确保版图的正确性，一般包括：

设计规则检查（DRC，Design Rule Check）

电气规则检查（ERC，Electrical Rule Check）

版图和电路图的一致性检查（LVS, Layout Versus Schematic）

版图寄生参数提取（LPE，Layout Parasitic Extraction）

后仿真

简述集成电路设计的典型流程：

（1）复杂IC的设计往往从系统级开始。在系统级，要全面、准确地描述设计要求，设计要求一般应包括IC要实现的功能、面积、功耗、测试考虑、成本等，而且随着设计的进展，往往会对原定设计要求进行适当调整。明确设计要求后，就需要把设计要求转化为可以执行和仿真验证的高层级行为描述。这种高层级行为描述通常用高级计算机编程语言来编写。

（2）经仿真验证正确的高层级行为描述被送入高层级综合工具，由该工具完成行为级描述到数据通路单元的映射，从而把行为描述转化为一系列并行操作，得到RTL硬件描述。

（3）RTL硬件描述经仿真验证正确后，送入RTL逻辑综合工具进行综合和优化，得到由库单元构成的电路网表。该网表记录了构成IC的库单元以及它们之间的互连关系。

（4）电路网表经仿真验证后，进行模块划分、布局规划和布局布线，最后得到芯片版图。为了评估版图中的寄生效应对电路时序的影响，还需要进一步从版图中提取出寄生电容和寄生电阻，进行后仿真。如果不满足时序要求，则需要返回到高层级的设计阶段重新设计，直到满足时序要求为止。

（5）满足时序要求的版图在送去制作掩模版之前，需要进行设计规则检查等以确保版图正确。版图检查通过后，就可以根据版图制作掩模版，并用掩模版进行硅片加工。加工出的硅片要进行测试分析，评估样片是否满足预定设计要求。

版图的图层可以分为哪几类？

衬底和阱，它们构成MOS管的“体”端；

++扩散层，主要是n和p扩散层，它们构成MOS管的源/漏区和“体”接触等；

多晶硅层（可以有一层或多层），它们构成MOS管的栅极、多晶硅电容、多晶硅互连线等； 金属层（一层或多层），用于实现MOS管之间、电路模块之间的互连；

接触层，用于实现层与层之间的互连，如接触孔、通孔等。